МИНИСТЕРСТВО ОБЩЕГО И ПРОФЕССИОНАЛЬНОГО ОБРАЗОВАНИЯ РФ
ТУЛЬСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ
КАФЕДРА ЭЛЕКТРОННО-ВЫЧИСЛИТЕЛЬНЫХ МАШИН

ПРЕПРОЦЕССОР

Пояснительная записка к курсовому проекту по курсу «Схемотехника ЭВМ»

Выполнил: студент группы 220271

Федькин Д.В. Руководитель: Венцлавович Ю.Р.

Работа защищена ____________ оценка____________

Члены комиссии: ____________ ____________

____________

Тула

2000.

РЕФЕРАТ

Курсовой проект по схемотехнике ЭВМ содержит 29 страниц, 11 рисунков, 5 таблиц. Использовано 5 литературных источников. Графическая часть включает в себя 4 документа: схему электрическую функциональную (Э2), схему электрическую принципиальную (Э3), диаграмму временную вычиcления заданной функции (ТЧ), схему расположения одного из ТЭЗов (Э7). Каждый документ содержит по 1 листу.

Курсовой проект выполняется с целью закрепления знаний по курсу «Схемотехника ЭВМ» и развития навыков проектирования цифровых устройств.Необходимо было спроектировать вычислительное устройство, выполняющее предварительную обработку данных и вычисление знаковой взаимной корреляционной функции. Были заданы временные и электрические ограничения. В результате было получено устройство полностью соответствующее заданным требованиям.

ТК2.034.126.ПЗ

Изм

Лист

№ докум.

Подп.

Дата
Разраб.

Федькин Д.В.

Пров.

Венцлавович Ю.Р.

Препроцессор

Лит.

Лист

Листов

2

29

Н.контр.
ТулГУ, каф. ЭВМ

СОДЕРЖАНИЕ

Cтр.

1 Введение 4

2 Анализ исходных данных и разработка на его основе алгоритма

вычисления заданной функции и общей структуры операционной

части препроцессора 5

3 Разработка функциональной схемы операционной части препроцес-

сора 9

4 Выбор оптимального варианта операционной части и разработка

принципиальных схем функционирования элементов 14

5 Синтез блока управления 18

6 Разработка принципиальной электрической схемы ТЭЗа 20

7 Оценка временных и электрических параметров препроцессора 22

8 Разработка конструкции препроцессора 23

9 Заключение 24

Список используемой литературы 25

Приложение 1

Функциональная схема операционной части препроцессора 26

Приложение 2

Принципиальная схема ТЭЗа 27

Приложение 3

Временная диаграмма 28

Приложение 4

Схема расположения элементов 29

ТК2.034.126.ПЗ

Лист

Изм.

Лист

№ документа

Подп.

Дата
3

1 Введение

Курсовой проект предназначен для приобретения навыков по схемотех-ническому проектированию несложных цифровых устройств. В нем разраба-тывается препроцессор, предназначенный для аппаратной реализации вычис-ления знаковой взаимной корреляционной функции для некоторого массива чисел. Работа над курсовым проектом была разделена на следующие этапы:

1-Анализ исходных данных и разработка на его основе алгоритмов вычис-ления заданной функции, организация общей структуры операционной части препроцессора;

2-Проработка вариантов функциональной схемы, операционной части препроцессора и определение их основных характеристик;

3-Анализ вариантов и выбор оптимального варианта операционной части и его элементной базы;

4-Разработка и синтез принципиальных схем функциональных элементов;

5-Синтез блока микропрограммного управления MPCU;

6-Разбиение схемы препроцессора на ТЭЗы и разработка принципиальной электрической схемы одного из ТЭЗов;

7-Оценка временных и электрических параметров препроцессора, разработка конструкции препроцессора.

Все эти этапы нашли отражение в данной пояснительной записки в соответствующих разделах.

ТК2.034.126.ПЗ
Лист

Изм.

Лист

№ документа

Подп.

Дата
4

2 Анализ исходных данных и разработка на его основе алгоритма вычисления заданной функции и общей структуры операционной части препроцессора
В соответствии с вариантом задания надо спроектировать препроцессор, вычисляющий знаковую взаимную корреляционную функцию:
, (1)

где

+1, если y_I>0

sign (y_I) = 0, если y_I>0 (2)

-1, если y_I>0

Исходные данные для проектирования:

• 
  размер выборки N=32;
  
• 
  форма представления чисел с плавающей запятой;
  
• 
  связь препроцессора с другими устройствами через системную магистраль Multibus ( И-41 );
  
• 
  формат входных/выходных данных L=28;
  
• 
  внутренний формат данных L=24;
  
• 
  частота поступления входных отсчетов данных f_Д=3,5 МГц ( t_Д=286 нс);
  
• 
  допустимое время задержки выходного потока данных (R_s(m)) относительно входного потока (y_I, x_I+M ) T_ЗД = 1,6 мкс;
  
• 
  потребляемая мощность Р_ДОП = 250 Вт;
  
• 
  требуемая надежность Р(10000) = 0,85;
  
• 
  условия эксплуатации соответствуют группе 1;
  
• 
  частота внешней синхронизации выбирается из трех возможных (13,3 МГц; 33 МГц; 40 МГц );
  
• 
  типоразмер плат 233,4х160;
  
• 
  тип разъема СНП 34 – 90.
  

Полезная площадь для размещения микросхем ( определяется размерами платы за вычетом периферийных зон, которые имеют соответствующую ширину 10, 10, 10 и 20 мм):

S_п = 203,4х140 = 28476 мм².

Требования по условиям эксплуатации заставляют использовать схемы, предназначенные для реализации устройств специального назначения, использовать конструкции повышенной жесткости.

ТК2.034.126.ПЗ
Лист

Изм.

Лист

№ документа

Подп.

Дата
5

Ограничение по потребляемой мощности и требования высокой надежнос- ти заставляют использовать критерий качества проектирования, который имеет следующий вид:

, при Т_ЗДП < Т_ЗД. (3)

В данной формуле t_ЗД ,t_ДП – измеряются в наносекундах, а Р_ДОП ,Р_П - в Вт. На рисунке 1 приведен алгоритм вычисления заданной функции. Рассмотрим его более подробно. На первом этапе происходит проверка мантисс на равенство нулю. Если хоть одна из них равна нулю, то и произведение sign(y_I)*sign(x_I+M)=0 и сумма на данном шаге не увеличится. Если оба числа положительные или оба – отрицательные, то указанное выше произведение равно плюс единице и на столько же увеличится итоговая сумма. Если только одно из чисел отрицательное, то произведение равно минус единице и это число будет вычтено из итоговой суммы. Приняв m=N/2=16 (для анализа всей выборки) после окончательного вычисления суммы деление на N-m будет реализовано простым сдвигом на 4 разряда вправо. Рассмотрим далее процесс преобразования входной величины во внутренний формат . В методическом пособии рекомендуют отводить 8 бит под порядок, тогда под мантиссу остается 19 бит (1 бит на знак). Два этих числа (8 и 19 бит) заносятся в соответствующие 24-разрядные регистры. Поскольку алгоритм работает только с первыми битами входных чисел нормализация результата не нужна и все операции можно свести к операциям над мантиссами (размер выборки < 2^M, где М – длина мантиссы). Также нет необходимости в контроле выходного преобразования, так как 24-8>28-24 и 24-19>28-24.

ТК2.034.126.ПЗ

Лист

Изм.

Лист

№ документа

Подп.

Дата
6

RG3.M:=(RG3.M)-1

RGF:=iF

0

КОНЕЦ

1

1

1

0

0

1

0

1

0

0

1

i=i+1

i=15

DBO:=(RG4)

RG4.M:=(RG4.M)*2^-4

RG3.M:=(RG3.M)+1

RG2.[23]=0

RG1.[23]=0

RG1.[23]=0

RG1.M=0

RG1.M=0

RG2=x_i+m

RG1=y_i

i=0, m=16

НАЧАЛО

Рис.1. Алгоритм работы операционной части препроцессора.

ТК2.034.126.ПЗ

Лист

Изм.

Лист

№ документа

Подп.

Дата
7

Работа

Выдача результата

I<>15

C6

X1

X2

Пояснения

Логическое условие

Обозначение

1

2

3

Переполн. сложения

R_S(m)=0

sign(R_S(m)₎

OF

ZF
SF

Пояснения

Разряд

Логическая функция

Обозначение

RG1

RG2

RG3

RG3

RG4

SW

RGF

1

1

2,3

2,3

4

5

5

C1

C2

C3,C4

C3,C4

С5

C6

C7

Y1

Y2

Y3

Y4

Y5

Y6

Y7

RG1:=(DBI)

RG2:=(DBI)

RG3.M:=(RG3.M)-1

RG3.M:=(RG3.M)+1

RG4.M=(RG3.M)*2^-4

DBO:=RG4

RGF:=iF

Номер

такта

Управ-

ляемый

ФЭ

Обозначение

управляющих

сигналов

Содержание

Обозн.

Микрооперации

Для упрощения синтеза операционного и управляющего блоков алгоритм можно представить в виде таблицы (таблица 1).

Таблица 1

Таблица микроопераций

Из таблицы видно, что один цикл алгоритма реализуется путем выполне-ния 7 микроопераций в течении 5 тактов синхронизации. Все операции, кроме сложения, выполняются за 1 такт. Управляющий блок должен выдать в операционную часть 7 управляющих сигнала С1-С7.

Основные признаки результатов, фиксируемые регистром флагов, привдены в таблице 2.

Таблица 2

Признаки результатов

Логические условия, фиксируемые операционным блоком, и необходимые для работы управляющего блока, приведены в таблице 3.

Таблица 3

Логические условия

ТК2.034.126.ПЗ

Лист

Изм.

Лист

№ документа

Подп.

Дата
8

3 Разработка функциональной схемы операционной части препроцес- сора
Ниже приведены несколько вариантов функциональных схем операционной части препроцессора, которые различаются как по быстродействию, так и по количеству микросхем. На рисунке 2 показан первый вариант функциональной схемы, который отличается малым числом элементов, но сравнительно низким быстродействием. Временная диаграмма работы такого варианта приведена на рисунке 4. Из нее видно, что Т_ЗД =5 Т_CLK. Существенно увеличить быстродействие можно применяя полностью конвейерную схему. Вариант такой функциональной схемы показан на рисунке 3, а временная диаграмма его работы на рисунке 5. Видно, что время задержки стало Т_ЗД = Т_CLK, однако возросло число функциональных элементов, которые обеспечивают стек на 5 отсчетов для выдачи соответствующих y_I, x_I+M. Рассмотрев оба этих варианта приступим к их анализу и разработке принципиальных схем функционирования элементов.

ТК2.034.126.ПЗ

Лист

Изм.

Лист

№ документа

Подп.

Дата
9

DBI

C7

SW (Y6)

RGF (Y7)

C2

Y_i

DBO

C6

C5

C3,C4

C1

SM (Y3,Y4)

RG1 (Y1)

RG4

SL (Y5)

MUX

ROM

LOGIC

RG2 (Y2)

RG3

X_i+m

Рис.2. Первый вариант функциональной схемы.

ТК2.034.126.ПЗ

Лист

Изм.

Лист

№ документа

Подп.

Дата
10

C7

RGF (Y7)

DBO

SW (Y6)

RG2.5

RG1.4

RG2.4

RG1.3

RG2.3

RG1.2

RG2.2

X_i+m

Y_i

DBI

C

C

C

C

C

SM (Y3,Y4)

RG1.1 (Y1)

RG4

SL (Y5)

MUX

ROM

LOGIC

RG2.1 (Y2)

RG3

RG1.5

Рис.3. Второй вариант функциональной схемы.

ТК2.034.126.ПЗ
Лист

Изм.

Лист

№ документа

Подп.

Дата
11

1 2 3 4 5 6 7

Y₁ Y₃ Y₃ Y₅ Y₆

Y₂ Y₄ Y₄ Y₇
Y_I

X_I+M

sign(Y_I)*sign(X_I+M)

R_S(M)

Рис.4. Временная диаграмма первого варианта функциональной схемы.

ТК2.034.126.ПЗ

Лист

Изм.

Лист

№ документа

Подп.

Дата
12

1 2 3 4 5 6 7 8 9 10 11

Y₁ Y₁ Y₁ Y₁ Y₁

Y₂ Y₂ Y₂ Y₂ Y₂

Y₃ Y₃ Y₃ Y₃ Y₃

Y₄ Y₄ Y₄ Y₄ Y₄

Y₃ Y₃ Y₃ Y₃ Y₃

Y₄ Y₄ Y₄ Y₄ Y₄

Y₅ Y₅ Y₅ Y₅ Y₅

Y₆ Y₆ Y₆ Y₆ Y₆

Y₇ Y₇ Y₇ Y₇ Y₇

CLK

Y_I

X_I+M

sign(Y_I)*sign(X_I+M)

R_S(M)

Рис.5. Временная диаграмма второго варианта функциональной схемы.

ТК2.034.126.ПЗ

Лист

Изм.

Лист

№ документа

Подп.

Дата
13

4 Выбор оптимального варианта операционной части и разработка принципиальных схем функционирования элементов

Для выбора элементной базы операционной части препроцессора необходимо учитывать:

1. 
   основной состав функциональных элементов;
   
2. 
   требования по быстродействию.
   

Выбор обычно начинается с наиболее распространенного типа микросхем –ТТЛ, ТТЛШ. На предыдущих этапах был установлен следующий состав функциональных элементов:

1. 
   регистры 24-разрядные;
   
2. 
   сумматоры 24-разрядные;
   
3. 
   сдвигатели 24-разрядные.
   

Так как ни одна серия микросхем полностью не удовлеторят всем требованиям, будем выбирать микросхемы из различных серий. Сумматоры будут организовываться из схем АЛУ 530ИП3 и схем ускоренного преноса 530ИП4. В качестве регистров возьмем 1533ИР27, а сдвигатели организуем на сдвиговых регистрах133ИР13.

Наиболее длительной операцией является сложение двух 24-разрядных чисел (51 нс). Период сигнала CLK t_C будем определять, исходя из выполнения этой операции. Поскольку сложение происходит за 2 такта примем Т_CLK=30,3 нс (длительность синхроимпульса будет 15,3 нс, а паузы 15 нс). Ясно, что любая однотактовая микрооперация успеет выполниться за один такт синхронизации. Сигналу с Т_CLK=30,3 нс соответствует частота внешней синхронизации 33 МГц.

Для выбора оптимального варианта функциональной схемы операционной части препроцессора используем частный критерий
, (4)

который получен из общего критерия (3). В данной формуле W_I – число функциональных элементов в I-го варианта, W_max – число функциональных элементов, соответствующих наиболее сложному варианту.

Вычислим значение К_Э для каждого из трех вариантов и сведем результа -ты в таблицу 4. Примем W_MAX=18.

ТК2.034.126.ПЗ

Лист

Изм.

Лист

№ документа

Подп.

Дата
14

C_I

CLK

Q

0

1

2

3

4

5

6

7

RG

C

L

D

0

1

2

3

4

5

6

7

1 – рис.2

1 – рис.4

5

1

151,5

30,3

10

18

0,0013

0,0004

значение, нс

в числе тактов

К_Э

W

Период t_ДП

Вариант схемы
Таблица 4

Временные параметры вариантов

Проанализировав содержимое таблицы можно сделать вывод, что оптимальным вариантом будет схема, приведенная на рисунке 2. Также к составу функциональных элементов выбранного варианта необходимо добавить устройство управления и блок логики.

Далее займемся разработкой и синтезом принципиальных схем функциональных элементов.

Регистры общего назначения реализованы с помощью трех микросхем типа 1533ИР27.Время задержки составляет 15 нс, 0В подается на 10 вывод,+5В подается на 20 вывод.Схема изображена на рисунке 6.

Рис. 6. Микросхема 1533ИР27

Сумматоры строятся на шести АЛУ 530ИП3 и трех схемах ускоренного переноса 530ИП4 (два уровня). Время задержки первой схемы составляет 30 нс, а второй 10,5 нс.Очевидно весь цикл сложения происходит за 51 нс.Схема 530ИП3 показана на рисунке 7,а 530ИП4 на рисунке 8.

ТК2.034.126.ПЗ

Лист

Изм.

Лист

№ документа

Подп.

Дата
15

Q

0

.

.

7

RG

С

DR

DL

S0

S1

R

D

0

.

.

7

СRP

CRG

Cn+z

Cn+y

Cn+x

CR

CRP3

CRG3

СRP2

CRG2

CRP1

CRG1

CRP0

CRG0

Cп

F1

F0

F2

F3

A=B

CRG

Cn+4

CRP

ALU

SE

CR

B0

A0

B1

A1

B2

A2

B3

A3

SEF3

SEF2

SEF1

SEF0

Рис. 7. Микросхема 530ИП3 Рис.8. Микросхема 530ИП4
В качестве сдвигателей будем использовать три сдвигающих регистра 133ИП13. Время задержки такого регистра составляет 30 нс, а сама схема изображена на рисунке 9.

Рис.9. Микросхема К133ИП13.

В данной схеме DR и DL служат для повышения разрядности регистров и являются битами переноса из левого и правого соседних регистров, S0-S1 определят, на сколько сдвигать в ту или иную сторону хранящееся в регистре число. Остальная разводка как у обыкновенного регистра.

ТК2.034.126.ПЗ

Лист

Изм.

Лист

№ документа

Подп.

Дата
16

Регистр флагов будет состоять из одного регистра 1533ИР23. Выходные преобразователи строятся на микросхемах 555АП5. В результате проверки всех элементов по времени можно определить, что период вычисления промежуточных итераций результата составит 151,5 нс. Определив количество и виды схем можно приступать к синтезу блока управления.

ТК2.034.126.ПЗ

Лист

Изм.

Лист

№ документа

Подп.

Дата
17

W

C6,С7

X₂vX₃

C5

C3,C4

C3,C4

C1,C2

S5

S4

S2

S3

S1

S0
5 Синтез блока управления

Блок управления строится в виде управляющего автомата, выдающего управляющие сигналы С1-С7. Назначение этих сигналов определено в предыдущих разделах.Исходя из рисунка 2 и таблиц 1,2,3, строим граф работы блока управления, показанный на рисунке 10.

Рис.10. Граф работы блока управления.

Такому графу соответствует схема, показанная на рисунке 11. Данная схема реализована на счетчике 155ИЕ4 и дешифраторе 155ИД2. После синтеза блока управления можно перейти к разработке схемы ТЭЗа.

ТК2.034.126.ПЗ

Лист

Изм.

Лист

№ документа

Подп.

Дата
18

1

C
R

CT

1

2

4


0

1

2

3

4

5

6

7

DC


1

2

4

С1

С2

С1

С2 С3

CLK
W C4

C5

C6,C7

X2
X3
Рис. 11. Блок управления препроцессором.

ТК2.034.126.ПЗ

Лист

Изм.

Лист

№ документа

Подп.

Дата
19

Общ мА
84

84

1320

327

84

348

84

90

160

60

120

126

12
2899

Ток/корп.

МА
28

28

220

109

28

116

28

30

160

60

15

14

12

Эле-менты

RG1

RG2

OP
RG3

SL

RG4

SW

CU
Логика

Или-Не

И-Не

Не
Всего

Тип мик-

росхем
1533ИР23

1533ИР23

530ИП3

530ИП4

1533ИР23

133ИР13

1533ИР23

555АП5

155ИЕ4

155ИД2

155ЛЕ3

155ЛА3

155ЛН3

Тип кор-

пуса
4153.20-4

4153.20-4

4118.24-1

402.16-32

4153.20-4

2102.14-1

4153.20-4

2102.14-1

402.16-32

402.16-32

401.14-5

401.14-5

401.14-5

Площадь,

мм²
693,75

693,75

1609,5

268,25

693,75

391,95

268,25

391,95

178.25

178.25

1108,8

1247,4

138.6
8286.55

Разме-

ры, мм

12.5*18.5

12.5*18.5

14.5*18.5

14.5*18.5

12.5*18.5

19.5*6.7

12.5*18.5

19.5*6.7

11.5*15.5

11.5*15.5

10.5*13.2

10.5*13.2

10.5*13.2

Кол.

корп.

3

3

6

3

3

3

3

3

1

1

8

9

1
47

Тзд,

нс

15

15

30

10,5

15

30

15

16

28

40

7

8

1

6 Разработка принципиальной электрической схемы ТЭЗа
Таблица 5

Состав элементов

Из таблицы можно определить следующие характеристики препроцессора:

1. 
   потребляемая мощность
   

Ф_П=I_ПU_П = 2,899*5= 14,495 Вт.

2. 
   общее число ТЭЗов
   

N= = = 0,36.

Видно, что весь препроцессор можно расположить на одном ТЭЗе с одной стороны. Неиспользуемые элементы микросхем подключаются так, чтобы они были установлены в «1», так как для ТТЛ-элементов I_п¹>I_п⁰.Тем самым достигается снижение потребляемого тока.

Неиспользуемые входы подключаются так, чтобы не нарушалась логика работы микросхемы. Потенциал «1» создается как с помощью неиспользуемых логических элементов, обладающих повышенной нагрузочной способностью и установленных в «1», так и с помощью резисторов в 1Ком, подключенных к +5В.

Если свободный вход ТТЛ – микросхемы не подключен ни к источнику

ТК2.034.126.ПЗ

Лист

Изм.

Лист

№ документа

Подп.

Дата
20

питания, ни к корпусу, это эквивалентно подаче на него «1», но надежность работы микросхемы будет низка.

Фильтрация низкочастотной помехи в цепи питания осуществляется двумя электролитическими конденсаторами, расположенными вблизи от разъема и подключенных параллельно цепям питания. Емкость в мкФ рассчитывается по следующей формуле: С_фн0,1*N_ис, где N_ис-число микросхем на ТЭЗ.

С1_фн=0,1*47=4,7 мкФ;

Фильтрацию высокочастотной помехи цепи питания обеспечивается с помощью керамических конденсаторов, равномерно распределенных по полю

ТЭЗ из расчета один конденсатор на группу не более чем 10 микросхем и емкостью 0,002-0,001 мкФ на одну микросхему ( примем число таких конденсаторов 12).

В состав разрабатываемого ТЭЗа был введен один электролитический конденсатор К53-4-15-4,7 и 12 (по одному на пять-четыре микросхемы) керамических конденсаторов КМ6-Н90-0,047.

Многослойная печатная плата содержит 7 слоев. Два из них являются экранирюущими и используются для подвода питания к микросхемам. Два внешних слоя содержат только контактные площадки, на которых распаиваются микросхемы, фильтрующие конденсаторы и резисторы. Три внутренних сигнальных слоя, разделенные экранирующими слоями, служат для обеспечения связей между элементами в соответствии с принципиальной электрической схемой.

ТК2.034.126.ПЗ

Лист

Изм.

Лист

№ документа

Подп.

Дата
21

7 Оценка временных и электрических параметров препроцессора
По полученной принципиальной электричсекой схеме ТЭЗ и временным диаграммам можно определить следующие параметры:

-максимальная частота поступления входных данных

F_d=1/T_d=1/151,5 нс =6,6 МГц;

-время задержки выходного потока данных относительно входного

T_зд= 5 T_clk = 151,5 нс;

-погрешность вычислений  = 2 ^{– L} = 2 ^{– 24} = 5,9*10 ^–8 ;

-потребляемая мощность

Ф_п=14,495 Вт;

-надежность устройства приближенно оценивается по следующей формуле

P(10000)=exp(-1-N_ис)t, где  - интенсивность отказов микросхемы выбранного типа. Интенсивность отказа разъема принимается равной интенсивности отказов микросхем. Приняв для микросхем и разъема велечину =1*10⁷ час^-1,получим:

P(10000)=0,913.

ТК2.034.126.ПЗ

Лист

Изм.

Лист

№ документа

Подп.

Дата
22

8 Разработка конструкции препроцессора
Размещение микросхем производится с помощью таблицы связей. микросхемы устанавливаются с двух сторон платы с воздушным зазором в 1,5 мм. Ориентация микросхем 0. На плате устанавливается вилка разьема СНП34-90. С другой стороны устанавливается лицевая планка. В графической части приведена схема расположения элементов на ТЭЗе.

В периферийной зоне платы рядом с лицевой планкой размещаются контрольные гнезда.

Тепловой режим обеспечивается средствами естественного воздушного охлаждения. В целях защиты элементов и печатной платы от влаги ТЭЗ покрывается лаком ПФЛ-86.

Ремонтоспособность обеспечивается :

-наличием контрольных точек для подсоединения измерительной аппаратуры при настройке и контроле за работой препроцессора;

-разработкой с помощью САПР диагностического и проверяющего теста.

ТК2.034.126.ПЗ
Лист

Изм.

Лист

№ документа

Подп.

Дата
23

9 Заключение
В результате курсового проектирования был разработан препроцессор, выполняющий вычисление знаковой взаимной корреляционной функции. Полученный препроцессор полностью удовлетворяет заданным техническим тербованиям и отвечает высокому критерию качества проэктирования.

В процессе выполнения курсового проэкта были освоены методика проектирования вычислительных устройств на основе современной элементной базы и синтез принципиальных схем, электрических схем функциональных элементов по их формальному описанию.

ТК2.034.126.ПЗ
Лист

Изм.

Лист

№ документа

Подп.

Дата
24

Список используемой литературы

1. 
   Преснухин Л.Н.,Шахнов В.А. Конструирование электронных вычисли-тельных машин и систем. –Л. Радио и Связь, 1990. –320 стр.
   
2. 
   Аванесян Г.Р., Левшин В.П. Интегральные микросхемы ТТЛ, ТТЛШ:Справочник. –М.: Машиностроение, 1993. –256 стр.
   
3. 
   Цифровые интегральные микросхемы:Справочник. –М.: Высш. Шк., 1985. –288 стр.
   
4. 
   Пухальский Г.И., Новосельцева Т.Я. Проектирование дискретных устройств на интегральных микросхемах:Справочник. –М. Радио и Связь, 1992. –496 стр.
   
5. 
   Применение интегральных микросхем в электронной вычислительной технике. –М. Машиностроение, 1994. –384 стр.
   

ТК2.034.126.ПЗ

Лист

Изм.

Лист

№ документа

Подп.

Дата
25